芯东西 3 月 17 日报道，本周二，英特尔宣布在欧盟投资超过 330 亿欧元，除了芯片制造外，还将在意大利投资高达 45 亿欧元的后端制造设施。据悉微封装，该工厂将“采用新技术和创新技术”为欧盟提供产品。

　　3 月初，英特尔渡越损耗、台积电、三星和日月光等十大巨头宣布成立通用芯片互连标准 ——UCIe，将 Chiplet（芯粒、小芯片）技术标准化。这一标准同样提供了“先进封装”级的规范电调滤波器，涵盖了 EMIB 和 InFO 等所有基于高密度硅桥的技术。

　　UCIe 成立的同一天，英国 AI 芯片创企 Graphcore 推出 IPU 产品 Bow。该芯片通过采用台积电的 3D 封装技术，在完全不改变软件和芯片内核的情况下，将运算速度提升了 40% 并降低了 16% 的功耗。

　　上周日，韩媒也爆出，三星电子在 DS（半导体事业暨装置解决方案）事业部内新设立了测试与封装（TP）中心。韩媒认为，该中心的设立和人员调整，或意味着三星电子将加强先进封装投资，确保在后端领域上领先于台积电。

　　甚至就连月初苹果春季发布会上重磅芯片 M1 Ultra 的架构背后，也有着台积电第五代 CoWoS Chiplet 先进封装技术。

　　事实上，随着摩尔定律临近极限，先进封装已成为提升芯片性能的重要路径之一。

　　根据法国市场咨询公司 Yole Developpement 最新的 2021 年年度高端封装报告，英特尔等市场龙头在先进封装上的资本支出约为 119 亿美元，第一名、第二名和第四名分别是英特尔、台积电和三星电子三大芯片制造巨头，其支出占比之和达 67%。

　　虽然现代半导体行业形成了设计、制造和封装等环节，但是在最先进的封装技术上，三大芯片制造巨头正在掌握最主要的话语权，其先进封装技术布局已进入关键节点。

　　作为晶圆制造龙头，台积电也是最早开始布局先进封装的上游厂商之一。早在 2011 年，台积电的余振华就面对媒体放声：“封测厂已经跟不上晶圆代工的脚步了，摩尔定律都开始告急了，我们与其在里面干着急，不如做到外面去。”

　　余振华早在 1994 年就加入了台积电，现在已是台积电 Pathfinding for System Integration 副总经理，是台积电先进封装技术的具体负责人。

　　在 2011 年第二季度的法说会上，时任台积电董事长兼首席执行官的张忠谋公开了台积电的先进封装进度。他提到台积电已经完成了一个完整子系统的制造和封装，其硅中介层（silicon interposer）解决方案将封装数量从 9 减少到 1，减小了芯片体积和功率，提升了内存带宽和系统速度。

　　同时，台积电也首次向投资者披露了 BOT 封装专利产品，将衬底的凸点间距从 140 微米减小到 100 微米，还显著节省了封装成本。

　　当年第三季度法说会，台积电正式宣布要做 CoWoS 等先进封装技术。张忠谋特意强调，台积电在这一领域的商业模式：一是提供顶尖逻辑晶圆制程、晶圆测试（wafer sort）和微封装，二是提供后端集成解决方案、中介层晶圆（interposer wafer）、最终的封装和测试。张忠谋称：“我们不打算只出售（CoWoS 的）中介层。”

　　在 CoWoS 技术推出后，2012 年 FPGA 龙头赛灵思的产品就用到了这一技术。此后，华为海思、英伟达、博通等厂商的芯片中都应用到了台积电的 CoWoS 封装技术。

　　如今十余年过去，CoWoS 已发展到第五代，台积电已将自身的先进封装技术整合为了 3DFabric 技术平台，包含台积电前端的 SoIC 技术和后端 CoWoS、InFO 封装技术。

　　据悉，最早推出的 CoWoS 是一种基于 TSV（硅通孔）的封装技术，由于这种技术能够灵活地适应 SoC、小芯片和 3D 堆栈等多个类型的芯片，因此被主要用于高性能计算（HPC）和人工智能（AI）计算领域。

　　如今 CoWoS 是使用最广泛的 2.5D 封装技术，英伟达、博通、谷歌、亚马逊、NEC、AMD、赛灵思、Habana 等公司的产品都采用了这一技术。绝大多数使用 HBM 的高性能芯片，包括大部分创企的 AI 训练芯片都是应用了 CoWoS 技术。

　　台积电称，CoWoS-S 可以为高性能计算应用提供最佳的性能和最高的晶体管密度；CoWoS-R 则更强调小芯片间的互连，利用 RDL（重新布线μm 的布线；CoWoS-L 则是最新的 CoWoS 技术，结合了 CoWoS-S 和 InFO 两种技术的优点，使用 RDL 与 LSI（本地硅互连）进行互连，具有最灵活的集成性。

　　InFO 具有高密度的 RDL，可用于移动、高性能计算等需要高密度互连和性能的应用。

　　InFO 分为 InFO_PoP 和 InFO_oS，前者是行业中首款 3D 晶圆级扇出封装，可应用在移动手机的 AP 和 DRAM 上；后者具有更高密度的 RDL，可集成多个用于 5G 网络的逻辑芯片。

　　▲ 台积电 InFO_PoP 和 InFO_oS 封装技术示意图（图片来源：台积电官网）

　　相对来说，CoWoS 的性能更好，但成本较高；InFO 则采用 RDL（重新布线层）代替硅中介层，无须 TSV，性价比更高。这一技术还帮助台积电抢下了如今其第一大客户苹果的订单。

　　事实上，2007 年苹果的第一款智能手机芯片便是由三星进行代工。2011 年，在苹果和三星因 Galaxy S 手机外形问题闹上法庭之际，苹果 A 系列芯片的主要供应商仍是三星。不过，随着苹果和三星关系的恶化以及台积电代工制程功耗、良率更加稳定，台积电成为了苹果的主要供应商。

　　2016 年，台积电开始为苹果提供前后段整合服务，仅花 InFO 和光罩上的资本支出达 10 亿美元。据熟悉台积电的人士透露，由于 InFO 技术的产品更符合苹果要求，台积电才能拉开和三星的差距，长期独占苹果iPhone芯片订单。

　　相比 CoWoS 和 InFO 技术，SoIC 可以提供更高的封装密度和更小的键合间隔。

　　SoIC 是台积电异构小芯片封装的关键，具有高密度垂直堆叠性能。台积电称，该技术可帮助芯片实现高性能、低功耗和最小的 RLC（电阻、电感和电容）。

　　从特点上讲，SoIC 技术支持不同芯片尺寸、功能和制程节点的异构集成，能够直接实现晶圆对晶圆结合，且没有突起的键和结构。台积电认为，该技术较行业中的其他先进封装技术，具有更小的外形尺寸、更高的带宽、更好的电源完整性、信号完整性和更低的功耗等优点。

　　更重要的是，SoIC 和 CoWoS / InFO 可以共用，基于 SoIC 的 CoWoS 或 InFO 封装将会带来更小的芯片尺寸，实现多个小芯片集成。

　　三星电子先进封装布局则源自子公司三星电机，并和安靠（Amkor）等封测厂商进行合作。

　　竞争苹果 A 系列处理器订单失利后，三星电子在 2015 年建立了特别工作小组，以三星电机为主力，开发出了第一代面板级扇出型封装（FOPLP）。

　　该技术最先用于 Galaxy Watch 智能手表。通过 FOPLP 技术，三星将 Galaxy Watch 的电源管理电路（PMIC）、应用处理器和动态随机存储（DRAM）集成在了同一个大型封装中。

　　据韩媒报道，尽管三星电机在 2019 年之前投资 4 亿美元研发先进封装，但其投资力度仍显不足。因此三星电子进行内部收购，或将三星电机的 PLP 事业部归入了自身，以重夺苹果订单。

　　不过从三星电子在先进封装领域的最新动态来看，子公司三星电机仍是其先进封装版图的重要组成。

　　▲ 三星电子 I-Cube（左上）、X-Cube（右上）、R-Cube（左下）和 H-Cube（右下）四种先进封装方案（图片来源：三星官网）

　　I-Cube 包括基板-芯片（CoS）或晶圆-芯片（CoW）两种工艺，是采用硅中介层的 2.5D 封装方案，能够将一个或多个逻辑裸片（CPU、GPU 等）和多个高带宽内存（HBM）裸片水平集成在硅中介层上，“I-Cube4”已经在去年 5 月推出，和台积电的 CoWoS-S 技术类似，主要的封装客户为百度。

　　R-Cube 为三星的低成本 2.5D 封装方案，采用高密度的 RDL 技术，较 I-Cube 具有更快的周转时间和更好的信号 / 电源完整性，设计灵活性较好。

　　X-Cube 是三星的 3DIC 封装方案，包括晶圆-芯片（CoW）、晶圆-晶圆（WoW）和硅通孔（TSV）技术，具备更高密度的集成和更大的尺寸缩放。

　　H-Cube 则是三星电子在 2021 年 11 月最新推出的 2.5D 封装解决方案，专用于需要高性能和大面积封装技术的高性能计算（HPC）、人工智能（AI）、数据中心和网络产品等领域。

　　三星电子晶圆代工市场战略部高级副总裁 Moonsoo Kang 称，该解决方案是由三星电机和安靠（Amkor）公司共同开发。Amkor 全球研发中心高级副总裁也认为这次合作，是晶圆代工厂和 OSAT（封测）公司合作的成功案例。

　　对于自己的先进封装产品，三星电子提供了两种商业模式。第一种，其客户可以选择三星电子晶圆代工部门的封装产品或安靠等封测合作伙伴产品；第二种，客户则可以移交 COT（客户拥有的工具）、COPD（客户拥有的物理设计）模型获得。

　　上周日，据韩媒报道，三星电子在 DS（半导体事业暨装置解决方案）事业部内新设立了测试与封装（TP）中心，意图与台积电在先进封装领域进行竞争。

　　和台积电、三星类似，英特尔的先进封装技术同样包括 2.5D 和 3D 的封装技术。不过不同于三星和台积电，英特尔一直都有自己的封测业务。

　　2003 年，英特尔宣布在中国成都投资建设封装厂，2005 年该厂投产。之后，英特尔逐渐将封测业务逐渐向中国转移。

　　2014 年以前，英特尔就有了 2.5D 封装技术嵌入式多裸片互连桥接（Embedded Multi-die Interconnect Bridge，EMIB）。英特尔称，该技术不同于其他 2.5D 封装技术，不采用大型硅中介层，而是使用非常小的 bridge die，具有更好的经济性。

　　在 EMIB 正式披露后不久，当时英特尔代工业务的重磅客户表面耗尽层、FPGA 龙头 Altera 推出了行业中第一款异构系统级封装芯片，集成了 SoC、Stratix10 FPGA 和 SK 海力士的 HBM2。

　　这颗芯片利用英特尔的 EMIB 技术，实现了 DRAM 与 FPGA 的互连问题，初步向外界展示了英特尔先进封装的性能。自 2017 年至今，英特尔的 EMIB 产品一直在出货且不断迭代。

　　2018 年，英特尔在当年的架构日上发布了 Foveros 3D 封装技术，将芯片堆叠从堆叠存储器和无源转接板扩展到高性能逻辑芯片上。该技术可以将芯片分为 chiplet，其中 I / O、SRAM 和供电电路可以放在基板上，逻辑 chiplet 则可以堆叠在芯片顶部。

　　紧接着，2019 年 7 月，英特尔向行业分享了新的三大先进封装技术，分别为 Co-EMIB、ODI 和 MDIO。

　　其中 Co-EMIB 允许将两个或多个 Foveros 封装产品互连，其性能基本上与单个芯片相同。设计人员还可以用高带宽和低功耗连接模拟、存储器和其他磁贴。

　　ODI 是一种全向的互连技术，水平上可以让顶部芯片实现类似 EMIB 的通信，垂直上可以基于硅通孔实现类似 Foveros 的垂直通信，且允许直接从封装基板向顶部芯片供电。

　　MDIO 则是基于高级接口总线（AIB）的 PHY 级互连，实现了模块化设计方法。其电源效率、引脚速度和带宽密度是 AIB 提供的两倍以上，号称在频宽密度上优于台积电的 LIPINCON 互连技术。

　　如今，英特尔的 EMIB 和 Foveros 都已进行了多次迭代。Sapphire Rapids 成为英特尔首个批量出货的至强数据中心处理器，下一代 EMIB 的凸点间距也将从 55μm 缩短至 45μm。Foveros 已经实现了在 Meteor Lake 中的第二代部署，具有 36μm 的凸点间距。

　　前者能够通过高性能 3D 堆叠技术为裸片到裸片的互连和模块化设计提供极高的灵活性，将不同晶圆制程节点的顶片与多个基片混合搭配，预计 2023 年进入量产产品；后者则实现了向直接铜对铜键合的转变，可以实现低电阻互连和 10μm 以下的凸点间距，将 3D 堆叠的互连密度提高了一个数量级。

　　除了技术，英特尔甚至连封装客户都已经找好了。在去年的英特尔架构日上，AWS 宣布将成为首个使用英特尔代工服务（IFS）封装解决方案的客户。

　　随着摩尔定律发展放缓，晶体管密度提升的难度越来越大。为了满足各类新兴技术的需求，先进封装技术成为了芯片厂商优化芯片性能和成本的重要方式。

　　如今，英特尔、三星、台积电等芯片制造巨头都在加强自己的先进封装。封测厂商却难以具备前端制造的优势尊龙人生就是博手机app下载，很多封测玩家在先进封装上已落后于第一梯队。虽然三星等制造巨头仍强调和封测玩家的合作，但未来封装行业的走势难以预料。

　　而随着先进封装技术的迭代、chiplet 标准的推广，不同玩家、不同制程 tile 集成的异构集成芯片或将更加常见，芯片行业正走向一个新的阶段。

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